一直以来各种资料都在“纠正”这么一个问题：NB不是北桥频率，而其实是内存控制器频率。。。
然而从直观上这个谬误是明显的。
问题一：通常NB的频率固定是2000，按我的知识结构来说内存控制器的运行频率就是内存的频率(不然它还能控制啥)，如果不是，那么它们中间是不是该还有个什么？
问题二：K10规格上说只支持到DDR 1333，然而主板分频却可以无视此限制，那么这个“支持”的本质是啥？
问题三：假设上个问题的答案是NB带宽瓶颈，如果它是内存到CPU的唯一关卡，为什么2000的频率会对1600频率的内存造成瓶颈？如果说双通道的问题，其实连1333都过不去的(1333x2 >> 2000)。
问题四：AMD为什么不直接叫它MC频率而用这么一个误导人的名称？
问题五：为什么有HT频率不能高于NB频率的限制？
这么多问题，我想关键还是对NB解释错了。NB写明了是NorthBridge，虽然已经不是在传统意义的北桥芯片里而是在CPU内，但看起来也不单纯是MC而已，故怀疑这个体系之内，MC和HT总线其实是有个共用的前端的，因此HT频率才不得超过这个前端，同时因分享带宽对MC造成瓶颈。
以上仅仅纯理论上的推测，CHH的架构帝据说很多啊，没精通k10的么？请教〜
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Northbridge 要干的事情有各个核心的缓存一致性、L3 Cache (optional) 、内存访问以及 HyperTransport 连接，IMC 只是Northbridge 的一部份。
至于Chipset 里的"Northbridge"，那只是一个PCIe 集线器的用途。
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amd内存控制器和HT总线都是连在crossbar上面的，其中绿色部分都是cpu内的“北桥”，所谓的NB频率应该是crossbar等绿色部分的频率。绿色部分频率应该大于等于紫色部分的频率
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sb处理器也有1333内存的问题，桌面版intel规格里面都说最高支持1333内存。实际在p67主板上却可以跑1600/1866/2133内存频率，此时内存控制器应该是处于超频状态。
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*/-19围观各种技术帝
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SNB是主板限制了内存频率 H61 H67最高1333
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我们普通用户不了解也罢。
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到底这个星期能解禁不.........
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这图是推土机的，不过料想和K10还是有一定可比性的。
想起K8时代，内存频率是通过CPU主频除以整数分频数得到了，那个时候这所谓北桥应该是和核心同频的吧？这样核心北桥到MCT都是同步的。
而K10北桥就和核心异步了，和内存又异步，如果一切都可以异步那对于MCT就没要求了，只有越高越好而不应该设限啊。。。
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A社显卡的显存控制器甩开N社一个身位了。
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对了，说到显存。。。集显芯片是怎么访问内存的？经过CPU和HT？那不是还受限于CPU的吞吐量内存上再高也没用了？
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推土机和k10不同之处在于核心部分（蓝色），其他部分和k10差不多，所以推土机和k10能用一样的主板
内存控制器限制应该是其他原因造成的，sb桌面版和k10.5应该差不多
1333是内存控制器默认的最高频率，但内存控制器没有锁频，可以通过调节分频超内存控制器的频率。内存控制器频率为什么不设得更高？应该是由于工艺和发热决定的，高频内存控制器发热更大。
新的32nm工艺把推土机和llano的mc频率提升到1866MHz。
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llano集显也挂在crossbar上面，所以gpu部分可以和k10核心一样访问内存
sb cpu则把cpu核心，gpu核心，mc，L3都挂在了ring bus上，ringbus和crossbar作用类似，但ringbus频率和cpu核心同步
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这个要学习一下，虽然看一会还是没看明白
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虽然不明白，还是进来看架构帝高论
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看到说NB频率=1333MHz的内存频率我忍不住了.
内存频率通常说的是data rate.也就是数据频率.
DDR是什么的缩写?Double Data Rate.
data rate和内存实际工作频率是两回事.内存工作原理实际上是很复杂的,相信大部分人超频内存,调小参数,其实都不知道调的是什么吧?只知道结果是内存"频率"可以超更高.
数据传输率,不是实际工作频率.实际工作频率,也不是数据传输率的1半(DDR双倍传输)
内存内部工作频率,其实跟数据传输频率是分开的,MC上还有一个叫command rate的东西,这是是传输控制信号(寻址,读,写)的频率,而内存接受这些信号后,处理这块工作的频率,也不同.传输延迟从哪里来的?这里就是了.
amd的gpu已经用到adaptive command rate技术了,但是很遗憾,开发相关技术的大牛,是ATi的人,不是cpu team上的.
ATi拥有jedec内部DRAM协会的主席职位,现在算是amd的人了,但是此人对cpu设计产生了多少影响还不好说.但是amd相对nV在gpu mc上的优势那可是杠杠的.从rambus发动诉讼收取ddr3专利权费之后(GDDR3技术源自ddr3),ati就开始自己搞新一代VRAM,gddr4,gddr5还有以后的gddr6都是ATi/AMD参与研发的,nV在显存上只有吃剩饭的份了.
回到原题,所谓NB频率,应该也是指数据传输率,不是实际工作频率.这个数据传输率应该跟内存完全一样.由于对mc工作方式无法全面了解,其实很难讨论如何设置真正的mc工作频率(应该跟主频是倍率关系,或者跟某个基准频率(主板上是否有晶振提供基础频率?)是倍率关系.由于没有相关的白皮书,主板厂商在bios提供的设置也很少,你不知道mc的数据传输率提高以后会有什么后果.设定过高的数据传输率,如果mc本身无法处理的话,对性能提高是很有限的.实际上amd自己说bulldozer的内存控制器性能提高了50%,但这50%是来自数据传输率的提高还是mc工作机制的改进?反正看所谓B2爆料完全没有这种迹象,内存性能几乎是单通道的水平.
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LS高人 学习了~~
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17楼的算什么高人……胡说一通……3楼的才是正解
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其实我只想知道AMD的带宽是怎么算出来的
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主板上的集显呢？是有自己的控制器还是经由CPU处理？
因为有一直都说AMD平台上高内存带宽对于集显平台最有意义，我想知道这时GPU是怎么得到CPU吞吐量之外的“额外”带宽的。。。
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i/o设备(包括你说的集显)不需要通过cpu去访问内存.内存一致性由NB控制,gpu和cpu都通过NB来访问内存.
llano的case,IMC有两个部分,DFE(前端),DBE(后端).
前端负责选择访存请求(根据优先级),并协调来自CNB,cpu,洋葱,大蒜界面的请求,发送到后端,转换成操作指令发送给内存.
gpu的额外带宽,在于DBE(后端)中有专属于洋葱界面的缓冲列队,洋葱界面无需去抢占由北桥管理的系统队列.洋葱界面根据我的理解,专用于访问主内存中划分为显存的部分.
大蒜界面则处理cpu/gpu间数据,大蒜界面的请求进入北桥,完成数据一致性检查后,确定最新数据在内存中,则通过ifq生成访存请求,跟cpu,其它i/o设备的请求一起进入系统队列,由DFE根据这些请求的优先级,发送到DBE.
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有任何人看懂了吗?
CIF – Synchronizer between CNB and each core; implementing the CCI interface logic.
IFQ/FE – Front End (FE) contains logic that arbitrates between CCI and Onion requests, generates
probes, maintains coherency and consistency, and manages the IFQ which is the centralized queue
holding CPU and Onion traffic.
XBAR – Read and Write XBAR logic/buses that drives data movements across the CNB.
DRAM – DRAM controller Front End (DFE) and DRAM controller Back End (DBE). DFE selects
requests to be sent to DBE and arbitrates between Onion, CCI and Garlic requests. DBE synchronizes
between CNB and DRAM and sends the legal sequence of commands to DRAM.
Garlic Interface – Low latency, bi-directional interface between GPU and DBE subblock of CNB.
Onion Interface – Bi-directional interface between the GPU and the IFQ subblock of the CNB
电路 电子 维修 我现在把定影部分拆出来了。想换下滚，因为卡纸。但是我发现灯管挡住了。拆不了。不会拆。论坛里的高手拆解过吗？ 评论 认真看，认真瞧。果然有收 电路 电子 维修 求创维42c08RD电路图 评论 电视的图纸很少见 评论 电视的图纸很少见 评论 创维的图纸你要说 版号，不然无能为力 评论 板号5800-p42ALM-0050 168P-P42CLM-01
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