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延迟不用看
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延迟也太拉了吧，带宽还不错
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这延迟还是大了点吧
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D5内存对应啥U是10core的？这个识别好奇怪
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a0也太弱了好歹拿个q或者j的吧，这读写也就四通道2666水平
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很不错了，带宽牛，！！！！
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延迟确实不用看了
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6大4小=10.。。。没毛病哦
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其他跑分不放出来，是照顾到部分人的情绪了么
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12600K啊 10C16T(6P 4E)
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我们长者湖天下无敌
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这个格子我记得一般都写CPU的型号吧~难道这个CPU的编码就叫10C...而不是一串es的编码么
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2+8或者6+4
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正式识别之后写法是是 10 Core Intel Core i5-12600K（Alder lake-S，LGA1700）
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C40啊，等啥时候C30了就能看了
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延迟和贷款都打不过x299呀
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说吧，你知道多少
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6+4。。。。。
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First Tentative Alder Lake DDR5 Performance Figures Leak
by TheLostSwede Today, 18:34 Discuss (9 Comments)
The first indication of what to expect in terms of early DDR5 memory performance on Intel's Alder Lake platform has leaked, courtesy of a Chinese forum and Twitter. It's not the first time we've seen DDR5 performance figures, but this time the CPU is clocked at much higher speeds compared to the figures leaked by Longsys back in March.
Although the memory is still running at 6400 MHz, performance is up significantly with read speeds of over 90 GB/s. As we're most likely still looking at an ES sample and an early UEFI build, there should be room for improvement here. The leaked performance numbers appear to be from a Dell system of unknown model.The not so great news is that the memory latency is still very high at 92.5 ns, although the 40-40-40-85 timings of the DDR5 modules used most likely has something to do with this. The CPU used for the test is said to be a Core i5 12600K and as an extra bonus, single core CPU-Z numbers of it were also posted, where it scores 785.6 points.
At this point in time, DDR5 still doesn't look very exciting, but as always when we transition to new memory technologies, there is usually an overlap where the fastest memory of the older generation always tends to outperform the first couple of JEDEC rated speeds of the new generation of memory. Once the memory module manufacturers get to play around a bit with DDR5, we expect to see much better performing modules in the market.
lY2SjSgpICh2jC6i.jpg (128.35 KB, 下载次数: 0)
剩下那部分
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带宽很好，核显有救了
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已经是DDR4 四通道的水平了
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牛批 等ddr5 8000就可以入了。
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jedec 3200aa 22-22-22也不影响你们1.4v+干到cl14用啊，同比40要是缩个1/3和bdie效能一样，即便压不下时序，把频率拉到8000+更好。
至于带宽永远赶不上GDDR，别人做个384bit或者512bit都行，甚至HBM 1024bit，CPU定死64bit，输在起跑线上了。集显靠无限缓存更靠谱点，128m就能满足2k分辨率了，就看amd愿不愿意承担这个成本了。
就长者湖这CPU-Z成绩，就算功耗保炸也挡不住消费者掏钱包
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为啥 SRP可以加个HBM？srp的HBm 不会也是64bite的吧。。。
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HBM版只供极光超算项目，超算他爱用ASIC都行，自有工程师特殊优化。目前操作系统内存64bit寻址，没法改变的，够支持到16kPB的内存，要超过这个数字不知道50年够不够
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SRP不是X86的服务器U嘛~我真的孤陋寡闻了，意思是说X86指令集的U还可以让ASIC来调用？
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这带宽和延迟都高得惊人啊，看参数DDR5代还有很大的优化空间呢
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6400带宽正常水平，延迟拉中之拉
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操作系统寻址跟内存数据线宽度有个毛关系。以前46bit寻址的时候不一样64bit内存
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HBM延迟就更高了啊。日常软件干的事99%都不是把内存里面一堆数据来算乘加，而是字符串处理之类的零碎，不看带宽看延迟V 6.3256
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这延迟不知道是G2还是G4跑出来的，感觉ADL 真上市了有的是折腾的地方。。。
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没发的部分 4.6g 780分 很期待啊 4.8 5.0会是多少
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话说HBM的延迟大概是个什么级别
我尝试找了一点资料，但是提到这个在CPU上的不是很多，有一个提到的大致HBM2E是比DDR4的LRDIMM高一些，但是跟DDR5大致处于差不多水平（不确定）？
（之前还看到个HBM对DDR4的，好像延迟差距并不是太大，不过那玩意是intel的xeon phi，所以不知道能不能放进来讨论 ）
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我也不知道，而且有时候吹HBM的视频里面对这个问题也是含糊其辞，就说各有各的优势，延迟高一些但我带宽高了辣么多可以原谅吧。而且我跟你可能看的是同一个论文
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这单核性能强的炸裂啊
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我一直以为cpu寻址总线和cpu数据总线和操作系统位宽是一致的，实际不绑定，所以我回答有误。地址总线和数据总线两组线，互不干扰。
我的原意是业界之所以增加位宽，是因为32bit os访问不了超过4g内存，32bit os以后发布的是64bit，够很长一段时间业界使用，操作系统的64bit即是寻址宽度又是数据位宽。
硬件上内存寻址即使46bit也扩展到64bit兼容操作系统用，不够的位数全填0或者1，配合操作系统使用，因为人类访问内存大多数还是通过操作系统去做的。
数据宽度是64bit是cpu上通用寄存器64bit，一次处理64bit数据，内存是配合cpu来的，只能设计成64bit，64位操作系统也是一次处理64bit数据。
如果我们像gpu一样把内存增加到128bit，寄存器改到128bit理论可行，当然成本和实用性成疑。这要求操作系统再升级，同时寻址再扩大，寻址扩大对指针不是好事，所以寻址都还没到64bit。总之就是做一个硬件改动不能脱离当下的计算机体系和软件层面去随意改动，尤其是通用计算。
至于超算不属于通用计算，上fpga和asic都是项目上的需求，定制个hbm版本也很正常
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延迟巨垃圾。不知道会不会影响游戏性能
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服务器zen4物理寻址也才54位
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延迟还行吧，3200 jedec条子延迟也七八十呢
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感觉D5 的CL40跑 6400hz应该有很大优化空间吧~咋也能降到CL30？实在不行就只能买支持D4的z690板子了
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DDR4刚出的时候不也是这样。时序拉夸延迟高。慢慢提升后面的就好了。
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别太乐观，6400 CL40已经是优化过的了，标准时序是4800 CL40，除非DDR5时代也有类似B-DIE的神仙颗粒才能压到CL30
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我们长者湖天下无敌+1
这单核成绩非常可观了，预计zen4也不过如此了，越来越期待2022Q4，届时amd可能需要在msdt下放32c zen4来对抗 intel的 24c(8+16)，同时ddr5也差不多成熟了。
只不过估计我自己忍不到那时候，看看黑五有没有可能铺货了。
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那和DDR4日常使用有区别吗？
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你也太夸张了，8+16需要32来打？
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这跑分意料之中，内心毫无波澜，倒是卖啊。
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降维打击哇，就像16C打10C和8C~这次直接32C乌云盖顶
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寻址和取值两码事。
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你说的其实是L1D的带宽的需求。
这个目前已经是读512bit写256了，12代目测还要加。
然后别忘了乘以核心数。
实际上所有CPU核心的内存带宽需求累计是外部内存总线远远无法满足的，甚至换上GPU的内存条件都不够。
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我说的不是带宽，是容量变化导致了操作系统变化，从32变成了64，而64位操作系统一次性访问内存位宽是64吧。假如cpu通用寄存器是128bit，内存也设计成128bit，寻址总线不变，现有的64bit操作系统能访问么？如果可以当我没说。如果不可以那么这个论点，“内存数据总线不可随意更改，否则无法兼容现有软件和工业生态”就是成立的，没理解错的话，当年intel的纯64bit安腾就是这么死的吧。
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首先，寄存器升级，寻址不升这种事情很常见
著名的摩托罗拉68000就是32位寄存器搭配16位寻址。
其次，不需要拓宽通用寄存器才能利用更大带宽的事情，因为存在超标量、非通用寄存器和多核心等情况。
一周期执行多条指令，哪怕是通用寄存器的不就需要更大的带宽了么？
32位时代的浮点寄存器也是80bit的，因为长浮点数需要80bit的浮点寄存器。
后面SSE的128位寄存器，AVX的256位，AVX-512的512位，AMX的1024位*8。
这些寄存器都远远超过处理器通用寄存器的宽度。
最后，高位CPU是可以通过模式支持低位软件的，尤其是负重40年的X86，其中实模式还是16位的呢。
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8+16拿头打32C.....24C48T恐怕都够用了
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为啥不可以......CPU设计从没要求取址要严格对应,安腾是故意设计不兼容32bit取址的......结果就是被农企和软件厂联手糊脸焦作人
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那看来只有等蓝宝石激流上市了之后再看看表现了
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海力士放过对比
20141219033336.jpg (130.06 KB, 下载次数: 0)
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然而内存早就不是直连寄存器了，而是缓存
相对于缓存几百GB或者上T的带宽而言，内存做多宽都嫌差点意思
实际上如果avx2跑满的话连缓存的带宽都嫌不够看
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6400只可能是G4
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就是那个16C24T的U，8个打核心独立挂在Ring总线上，8个小核心4个一组挂在Ring总线上。坛子里还有人发过CPU-Z截图，也是显示10核心
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我觉得就算标量通用寄存器操作，内存更宽仍然有意义。因为内存的延迟相对cpu是几百上千个cycle，只要是乱序的cpu理论上都可以享受更宽内存带来的吞吐量提升
多谢，多谢大佬
所以这表上的意思是延迟对比内存基本差不多
还是别的地方会产生延迟（这块比较业余，大佬勿怪哈）
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正常来讲24c够了，但只要单ccx还是8c，按农企架构大概率24c就是4ccx，每ccx屏蔽2c，那为何不顺便出个满血版4ccx 32c呢，只要价格定高一点，也不用太顾虑影响trx销量吧。
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24c大概率是够了，但既然出了4ccx 残血版的24c，顺手再出个满血版的32c是大概率事件吧。
当然，如果zen4单ccx变12c了那就另当别论
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68000时代和现在不一样的，现在已经形成了比较固定和完善的计算机生态。我们讨论的问题是为什么内存不能像显存一样加位宽，如果发布一款显卡，完全是公司项目团队自己说了算。但如果发布一款内存，那它得符合jedec标准，这还只是一个组织。实际上面相的配套cpu是intel，amd x86集团，苹果，高通等arm集团，甚至还有risc-v，mips的芯片。同时我们还需要现代操作系统如win/linux/mac os的支持。内存位宽确实可以改，但要推动上下游一起改，它不像gpu，完全设计在一张板上，并且gpu的指令集是闭源受公司知识产权保护的，通过相应的驱动被操作系统调用。而大多数cpu指令集是完全开源的，否则linux就不存在了。
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主流规格+典型访存场景下HBM延迟是比DDR4低的, 总不能拿超冒烟的特挑DDR4说事吧
仿真延迟
1.jpg (170.52 KB, 下载次数: 0)
HMC的因为仿真条件问题不能参考
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非常感谢，非常感谢
第一次看到这个详细的对比，能问一下来源嘛，多谢了
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https://user.eng.umd.edu/~blj/papers/memsys2018-dramsim.pdf
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非常感谢
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预言一手 新的12代i5还是6C12T i7才会8大4小
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这单核跑分，送AMD俩字：寄了
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啥意思哦，你意思是MSDT给4个CCD？
没可能的，不要想。
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DDR、LPDDR、GDDR、HBM都是jedec标准。
单一企业不能变出标准，但是具体设备上可以采用不同的通道数。
也不存在无法利用的事情，即使不考虑新的指令集，超标量可以让一个核心单周期做多次内存操作，比如Zen3，就是3读1写或者2读2写。多核心的情况更不用说了，读写并行能力线性增加。
然后呢，我大概理解了你对内存操作的一些误会。
你似乎把CPU核心到内存的调取当作一种具体的原子操作
也就是认为CPU做64bit操作一次只取64bit即8字节，所以对HBM的一次取256字节就感觉存在浪费。
但实际上，那么细的原子操作是对L1D的，对内存来说，操作粒度是L1D的cache blocks，常见的是64字节。
当然64字节还是比256字节大，这就要说为啥设计为64字节了，更早用过32字节的，是因为DDR3和DDR4都是每通道64位*8预取，这种内存的最小操作是64字节，也就是CPU跟着内存标准变化了。
所以真的HBM成为CPU使用内存的标准，那CPU自然会按照HBM匹配。
还有虽然同样容量的L1D因为更大的块，命中率降低了，但是L1D大部分面积是TLB和控制器，真正的储存数据用的SRAM没多少，在不改动关联性的情况下通过扩大cache blocks把L1D容量扩大成本是不高的。
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你俩都有奇怪的误解 HBM访问的时候所谓的256字节, 并不需要是连续的
HBM堆栈中每个通道都有自己独立的指令接口, 可以各访问各的128bit, 也并不要求同步进行访问操作, 仅仅只是加起来2048bit宽而已 电路 电子 维修 求创维42c08RD电路图 评论 电视的图纸很少见 评论 电视的图纸很少见 评论 创维的图纸你要说 版号，不然无能为力 评论 板号5800-p42ALM-0050 168P-P42CLM-01 电路 电子 维修 我现在把定影部分拆出来了。想换下滚，因为卡纸。但是我发现灯管挡住了。拆不了。不会拆。论坛里的高手拆解过吗？ 评论 认真看，认真瞧。果然有收
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