网上查到的信息：
PCIe吞吐量（可用带宽）计算方法：吞吐量 = 传输速率 * 编码方案
PCIe 3.0规范，信号速率为8GT/s（1秒钟传送8G次=8000000000？8000MHz？）
这的GT/s，Giga transaction per second (千兆传输/秒)，描述的是物理层通信协议的速率，即每一秒内传输的次数
PCIe 2.0采用的编码方式是8b/10b模式，即每传输8个Bit，需要发送10个Bit。
PCIe 3.0采用的编码方式是128b/130b模式，即每传输128个Bit，需要发送130个Bit。
按照上面的公式PCIe 3.0 X1（一条Lane）单方向的带宽是 8 * 128 / 130 = 7.877 Gbps/8 = 984.6 MB/s 的速率
我的疑问是：
1、例如8/10b，128/130b这种编码方案是为了在高速传送模式下的一种保障方式（例如误码等等之类）
简单来说信号速率为每秒一次，实际上是发送了1个bit，采用8/10b就是每秒最多的可用带宽为8/10=0.8bit？采用128/130b就是每秒最多的可用带宽为128/130=0.9846bit？
128/130b相比8/10b的编码方案提升了传送效率？
2、是否在现在的理论中，物理上链路每次能传送1个Bit就是极限了（前提每秒1次或者说1Hz）？ 比如以后有种方案可以做到完美1：1
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2你要知道PCIE本质是串行通讯，1条lane里面只有一对发送接收信号。所以一次传1个bit。完美1:1那个叫并行通讯，高频下实现难度很大。不如直接堆lane。
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你说的1:1是不要校验位么，这个显然不可能啊，电子产品肯定不会工作在理想环境下，一定是有干扰的，你设计一个只能在完美条件下工作的协议也没有意义啊，那不就是屠龙之术，以后的发展是频率变高，带宽变宽，因此出现误码重传的代价就会更小，同时用算法有效降低误码率（这块就是纯数学的领域，超过我的能力范围了………），这就是为什么之前会用8/10，而现在128/130就足够，这个趋势肯定是逐步降低的，也许会有1024/1026一类的在未来
另外GT/s和Ghz/s不是一个概念，GT更多是等效出来的概念，就是指假定一个周期传输1bit数据的话，它的工作频率理论上是多少，或者说它1s能传输多少bit数据。因为电子产品的工作频率一般是指晶振输出的频率，这个频率是有上限的，是物理定律决定的，但是山不过来我可以过去不是吗，晶振频率没法增加，我可以在晶振的上升沿和下降沿同时传输数据，这不就两倍了，如果传输一次不止传输一个bit，而传输多个，这不又翻倍了，ddr内存这一路就是这么走过来的，好像ddr5一个周期能传8bit数据吧好像？
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实际x1达不到那么高速度，我拿SSD接在x1上，实际只有800m稍微多点的速度。。。这么算下来，x16也就13000m左右
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当然可以传不止一个bit啊。1bit那叫dpsk，pcie5是qpsk，一次2bit。移动通信现在都是256qam了，一次8bit
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先多谢解疑
我后面说的1:1，是指比如以后有种方案不需要”校验“等等之类用于保障的编码技术，纯假设。我只是想知道，在PCI-E 1个lane或者说串行模式下，我们现有的电子设备一次最多只能传1个bit，要提高速度就通过”提高晶振输出的频率“，比如每秒2次，就可以传2个bit。再做多通道，比如2个lane，就可以传4个
”晶振的上升沿和下降沿同时传输数据，这不就两倍了“这个我应该理解为同时收发，还是理解为上升沿和下降沿都可以同时收发。
还有ddr内存的传送模式和PCI-E是一样的么？
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先多谢解疑
所以说，最大只能传1个bit？（每秒一次的前提下）
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x16 往显存里写东西，我这里 RTX 8000 实际上平均最快大概也就 12400MB/s。
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根据找到的资料显示，PCI-E 5 是指 GT/s 达到了32，编码还是128/130B， 并未超过前提为每秒传送1次，在1个lane下最大并不超过1个bit的范畴，简单来说每秒每次还是只有128/130=0.9846bit，因为达到了32GT/s，所以PCI-E 5 X1的实际可用带宽为3.93GB/S左右，
前面说”按照上面的公式PCIe 3.0 X1（一条Lane）单方向的带宽是 8 * 128 / 130 = 7.877 Gbps/8 = 984.6 MB/s 的速率“ PCIe 3.0 是 8GT， PCIe 5是32GT，984.6*4正好是3.93GB/S
所以并未超过1个bit。
这是我的理解，如有错误请提出指正，谢谢
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另外根据所查资料，这里的GT/s感觉就是Ghz/s。找到的一个图片
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很多地方 GT 和 GHz 混用，混用的前提是等效。那就是一个周期一个 transfer 的意思。
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多谢解释，明白了，那PCI-E作为电子产品或者说基于现有的系统，用GHz是否更为恰当？
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PCIe 的信号传输率与消费者关心的带宽相关性很复杂，故而不会做特别宣传。
这些材料都是给分析师和工程师参看的，因此会随制图者心情随便混用单位或者描述方式。并且要联系上下文，看全所有相关定义，因为预设条件或描述对象都可能产生变化。
对消费者的广告基本没有上下文，因此只说理论速度。
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编码指的是信道编码，为了纠正传输中的错误。一个symbol相当于几个bit那叫调制。如果你的信号只有高低电平两种状态那就是一次1bit，但你的状态可以有高电平前半段/后半段波形，低电平前半段/后半段波形，那就是有4种状态，一次就是2bit
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pcie5的调制我记错了，还是简单的高低电平。pcie6会用一次2bit但是并没有使用qpsk，而是pam4即4个电位，没有加入相位调制
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目前的内存都是并行，要说跟pcie类似的应该是rambus
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用户对pcie看重的是数据传输率而不是频率，特别是不同lane之间x1 x4 x8 x16，如果用GHz要怎么说明相互间传输能力的倍数关系？
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关于问题2，我详述一下：
1，每个周期内传输编码值或者编码数 即为 香浓极限值啊。
2，只是因为电脑目前绝大部分接口协议采用的是 LVDS架构，低电压数据传输架构：比如 3.3V电压有效值的传输模式，假设1.3V到2.1V 为0， 2.4V到3.3V为1，那么一个 周期就只能算是一个bitT。原因是 器件的精度有限，在3.3V区间内的，要强行再做细分无疑是提高器件成本的。
如果你把电压提高到 1200V，你完全可以设定为 100V到200V为 0001编码， 200V到300V为0010编码，300V到400V为0011编码，以此类推。。。那传输一个周期，你是传输的4个bit数据。
当然，你进一步提高电压到 几十万V（假设能出现种技术），并且你的器件是可以识别出 1V为基准精度的电压波动，那么你完全是可以在一个周期内，传输几M bit的数据的。
你要是获得天顶星科技，直接用 百万伏特，并且以 0.1V 为基准，你可以在一个周期内实现 按照 G bit 的码率来传输。
还有，对传输来说，完美的1：1 是没意义的：
你有100W元RMB，你不需要精打细算到每一元怎么花。
同样，你如果传输速率远远超出你的需求，何必考虑1比1呢，多传点冗余编码做多次校验不是更好么？
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多谢解疑，和SSD硬盘的TLC，MLC，SLC意思差不多，利用不同的电压来确定信号，SSD上面状态表示越多，容量越大， 这个可以套用在你说的“状态可以有高电平前半段/后半段波形，低电平前半段/后半段波形，那就是有4种状态，一次就是2bit” 状态越多就可以传送识别更多的带宽。 不知这么理解是否恰当。
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非常感谢，解释的很明白。
因为不是专门学这个的，遇到类似的这种问题，就想尽量搞清楚，所以不管是表达还是术语都不是很准确，所以自己先找资料学习了解，再把确实搞不明白的问题向各位老师请教。
我可能问题不是很准确，我也不是很关心1：1（需求越精确，做保障的资源越多，所以编码看如何取舍）， 我只是想搞明白现在的是否最高知能传送1bit（通过各位老师的解释，我搞明白了，也是一种成本和需求的取舍以及技术的发展）
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PAM一条路走到黑是异端，我相信有线通信以后也都会是QAM的
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没办法啊，
INTEL 捐钱给 MATLAB 基金会的时候，多 提提 QAM。
保准 QAM 会有 突破性成果的。
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美帝常见的宽带接入方式就是有线同轴里走QAM，而且普遍是一条同轴一整个街区共享，每个用户走几个不同频率的信道，而且可以上四位数的QAM (1024/2048/4096)
关键字DOCSIS
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大家伙里搞QAM当然没问题，但是机内总线里加锁相环之类的目前来说还是不划算 电路 电子 维修 求创维42c08RD电路图 评论 电视的图纸很少见 评论 电视的图纸很少见 评论 创维的图纸你要说 版号，不然无能为力 评论 板号5800-p42ALM-0050 168P-P42CLM-01 电路 电子 维修 我现在把定影部分拆出来了。想换下滚，因为卡纸。但是我发现灯管挡住了。拆不了。不会拆。论坛里的高手拆解过吗？ 评论 认真看，认真瞧。果然有收
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