AMD发布世界首个7nm制程GPU
AMD的CEO丽萨苏（Lisa su）在COMPUTEX的发布会上高调发表了7nm的GPU。在当下NVIDIA的7nm GPU还不见踪影的时候，AMD在这场GPU制程战争上处于实质领先的地位。
AMD在将7nm制程先投入在GPU上还是在CPU上经历了一个选择的过程，最终决定是先在高端GPU Vega上应用此项技术。所以在COMPUTEX上，我们看到了实物的7nm VEGA GPU，甚至都有了实机演示。
基于7nm Vega的科学计算向GPU “Radeon Instinct”目前已经处于sample发货状态，据称在今年下半年晚些时候将正式产品化。同时明确的还有7nm制程的图形图像用的GPU的存在。
根据AMD的说明，从现在的14nm制程转变为7nm晶体管密度将提升1倍，功耗利用率也将提升1倍。不过性能只提升到1.35倍，原因是GPU的核心面积也缩小了。
从目前公开的封装面积来推测，核心面积是目前14nm Vega 10的70%左右的程度，符合上面我们对性能的推算。7nm技术也将继续沿用到Vega之后的新GPU架构Navi上，目测Navi增大核心面积的可能性不小。
升级到7nm制程，无论是晶体管密度还是功耗利用率都将提升一倍（2x）
AMD的GPU路线图，7nm世代中Vega和Navi并存
7nm的Radeon Instinct将产品化
现场进行了7nm产品的实机演示
已经进入sample出货状态的7nm Vega
AMD的CEO：❀丽萨苏女士❀
7nm Vega
关于7nm的性能，其实制造Vega的GF已经发表了相关数据。GF用于最初7nm制程的开发代号为7LP。注意LP不是Low Power，而是Leading Performance的意思。7LP的简要的说就是使用目前的193nm短波长紫外线激光（ArF准分子激光）对浸泡式多层薄膜进行照射曝光的技术（翻译不准确，原文：7LPは、従来の193nm短波長紫外線レーザー(ArFエキシマレーザー)による液浸マルチパターニング露光プロセスだ）。
随着GF的7nm制程威力，Vega性能得到提升
下图所示是GF在2017年发布的性能与功耗的比较。14nm与7nm比较，同样的频率功耗有55%的小件，同功耗的条件下性能有40%的提升。所以AMD所主张的一倍功耗利用率提升和这个在会议上发表的数据是一致的。
GF在IEDM 2017上发表的7nm制程性能
GF的14nm与7nm之间的晶体管feature size的比较如下图所示。比较的是晶体管的最小布线距离（Minimum Metal Pitch）、门电路间距（Gate Pitch）、鱼鳍间距（Fin Pitch）。GF因为跳过了10nm，所以14nm到7nm看上去三大指标都大幅度的缩小了。门电路间距从84/78nm缩小到56nm，最小布线距离从64nm缩小到40nm。光这两个指标缩小后，单纯在面积上就缩小了45%的程度。
GF的14nm与7nm的比较
GF本身能提供面向SoC的7nm制程布线6T（T即track，布线层数，见下图）的技术。14nm的面向SoC的标准设计单元（standard cell），在7.5T的时候单元高度（cell height）为480nm，根据计算，在7nm制程技术下，同样标准设计单元7.5T布线的单元高度为300nm，6T为240nm。当然，因为门电路间距也进一步收缩了，标准设计单元的尺寸也会大幅度缩小。
根据GF的说法，在面向SoC设计的单元尺寸中，7nm对比14nm平均缩小了36%，这是各种设计单元的平均值。顺便说下，当布线层数达到6T之后，标准单元内部走线（routing）将会变的非常困难，虽然GF并没有详细说明，但确实讲过已经引入了优化走线的手法。
AMD说明了从14nm到7nm集成电路的密度提升了一倍，AMD再14nm制程中采用了7.5T的标准单元设计库，因此在7nm下继续使用7.5T标准单元设计库的可能性也很高。
顺便说下标准单元设计下，6T可以放置两个Fin，7.5T则可以放置3个Fin。Fin的数量越多，门电路的面积越大，（电子）驱动能力越强，晶体管的性能也就越强。晶体管的性能上升的话，频率也将容易提升。
GF提供的7nm设计，分为面向HPC的9T单元设计和面向SoC的6T单元设计
Intel与其他厂在工艺节点上的错位
7nm制程下晶体管的密度提升一倍，在同样的核心尺寸下可能集成了更多的电路。而功耗利用率提升一倍则意味着同样性能下电力消耗减半。也就是一倍密度下的芯片现在只需要同样的功耗即可驱动。
目前的一点就是7nm制程的芯片能否顺利量产的问题。特别是连intel大人都在10nm上便秘的情况下，其他厂的制程都可以先打上问号了。单纯的在数字上看当然是7nm更加难制造。但是intel的10nm与GF的7nm之间进行具体的比较的话，基于数字带来的固有印象可能会被颠覆。
各厂制程技术比较，指标主要是最小布线间距，门电路间距、鳍片间距
以前介绍过就不再赘述，照成这种错位的主要原因是各厂在制造16nm/14nm时基本流用了20nm的后端（BFOL），而前端从平板式晶体管改成FinFET晶体管（将晶体管树立起来），然后直接标上了16nm/14nm的名称开卖。
各厂10nm节点之间的比较，GF跳过了10nm工艺
Intel的10nm与GF的7nm基本上是同一世代
实际上intel的10nm制程在feature size上无限接近其他厂的7nm制程。GF和tsmc在7nm节点上提供了两种完全不一样的制程类型。最初是使用目前的193nm短波长紫外线激光（ArF准分子激光束）对多层浸泡布线模板进行曝光照射。随后会转换到深紫外线曝光工艺上来（EUV）。ArF版在今年量产，EUV版将在明年量产。三星则是直接跳过了ArF，直接从EUV开始。
三家晶圆厂的7nm与intel的10nm在性能上也接近。Intel的10nm三指标分别是36nm/54nm/34nm，相对的GF的三指标是40nm/56nm/30nm。绕开节点名称的文字游戏，实际上intel的feature size反倒要小一些。GF比较小的只有鳍片间距这个指标。
GF发布的7nm指标
从左到右分别是intel的ArF 10nm，GF的ArF 7nm，tsmc的ArF 7nm，三星的EUV 7nm
Tsmc基本上与GF差不多的大小，特别是布线间距这个指标两家厂完全一致。三星的EUV和intel同等级，不过在鳍片间距上更加狭窄。三星为了等待新EUV曝光进行微缩加工技术稍微成熟一些，制造开始的节点稍微有点延迟。也就是说非EUV技术的ArF激光曝光技术中，intel的10nm与GF和tsmc的7nm基本上是并列的，其中intel的feature size稍微小一点。
去年IEDM 2017中公布的全新布线构架
虽然intel的10nm在feature size上看上去与GF和tsmc的7nm是同一个等级的，但实际上还是有相当大的区别。GF的7nm制程对比起intel的10nm制程来说是更加安定的制程。在构成制造难度的诸多要素上，GF要小得多，而intel则面临着很多挑战。
下图中是两家厂商在布线构架上的区别，主要是布线层间距的比较，只要详细的对比来看，就不难法线两者明显的区别。
图片中比较的是intel 10nm制程与GF 7nm制程的GP版之间的对比，对比的指标是各层的布线间距与门电路间距还有鳍片间距。图中最下面的是FinFET晶体管的鳍片间距比较。往上的是contacted门电路间距比较，再往上是各层间距比较，从最底层的M0层比到最大M17层。
左边是intel 10nm，右边是GF 7nm的布线构架
实写的GF布线照片
实际操作中，各金属布线层的布线厚度（高度）是各不相同的，一般来说鳍片越长布线越厚。但是上图中并未标示出高度。在金属布线层与门电路的比较之间，只关注了间距这个指标。
同时，图中对各金属布线层的宽度是所谓的半间距（Half Pitch）标注法。比如实际上80nm宽的金属布线层间距，图中标注的是40nm。Contacted门电路部分也是如此标记的。这个示意图归根到底只是给一个感觉的示意图。但意外的是晶体管鳍片部分是个例外，不仅标注了鳍片之间的间距，鳍片自身的高度和厚度都标记出来了。
金属布线层越往上走，就越厚，而且提升很快。这是因为位于上层的布线层需要提供电力的原因，必须要能够承受大电流的通过，所以布线自身的间距必须很宽阔。图中通过省略间断线的方式描述出来了。
实际上，GF的7nm制程对外提供的是高频率性能向的HPC版和泛用的GP（General Purpose）版两种布线构架。下图是这两种规格的比较。Ryzen CPU可能用的HPC，而Radeon GPU则使用的是GP版本。HPC版中金属布线层的层数较多，上层的金属布线层会变的相当厚。
GF的7nm制程的两系布线构架的比较。左边是HPC版，右边是GP版
Intel修正其10nm制程中的先前发表的鳍片高度（Fin Height）
金属布线层如上图所示，各层的区别一目了然。当然只看关键的布线层的话，从M5开始看就行了。如下图所示，我们把它们摆在一起比较，其中的区别一目了然。
Intel的10nm与GF的5nm从M5层开始比较金属布线层的间距
在半导体芯片中，最下层的晶体管等等部分叫做基板工程（FEOL），然后在其上构筑金属布线层，称之为布线工程（BEOL），同时在现代工艺中，介于FEOL与BEOL之间，还有一个中间层MOL的存在。这个层是为了连接越来越复杂的FEOL和BOEL而新增加的。为了连接这个MOL，金属布线层中还特意增加了M0层。
从鳍片到M5层的比较中，我们发现intel的10nm对比起GF 7nm更加激进的缩小了每层之间的间距数值。但是仅就晶体管鳍片而言，intel的10nm为34nm，但GF的7nm为30nm，GF更加微缩。这可能是因为晶体管鳍片间距越小，其储蓄的能量就会减少，从而限制到晶体管的性能。
GF的7nm 鳍片
同时，intel的鳍片高度却高一些。这也是因为鳍片越高面电路面积越大，其驱动能力越强。否则鳍片性能就难以提升。Intel最初发表的10nm规格中，鳍片高度曾高达53nm，之后又在相关论文中修正到了46nm。
如下图，intel公开的10nm鳍片高度和宽度的图像。然后我们在这里比较了GF先前公开的7nm鳍片图。我们推测GF的鳍片高度可能在41-42nm的程度。同时鳍片的厚度方面GF比较薄一点。
鳍片横截面比较
GF7nm制程的鳍片高度只有42nm的话，不过相当于intel的14nm的程度而已。不过这也是目前除了Intel以外的晶圆厂在制造上的已经成熟（无欲无求）的工艺了。换言之，GF的FinFet工艺鳍片的制造上，除了缩小了鳍片间距外，也就不追求其他提升了，所以基本上没有intel所面临的那么严峻的挑战。顺便说下，intel就是因为最初的目标53nm鳍片高度没法完成，所以才修正到46nm的。
综上所述，intel的10nm和FG的7nm在FinFET的鳍片上就有相当的区别。然后就是布线上是不同的。
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先顶起来 再慢慢看
说句题外话 Fin-MX层 看着好像distillation tower
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图形图像GPU，大概说的是对飚quadro的专业卡了，不知道会有多强。突然对11卡不那么迫切了，看看明年的今天显卡市场会发生什么样的洗牌情况。
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不急不急
等明年
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比较准确的数据 根据各家实际提供的标准单元库计算的 TSMC 7FF+ 的MTx/mm^2应该是113~114 集成度最高
Fin高度增高并不一定代表晶体管性能增加 Fin高度增高说明晶体管有效面积增加 但如果此时驱动电流减小 则单晶体管性能有可能下降 比如Intel 初代 14nm 对比 22nm 就是这种情形 Intel paper里面的比较的数据是单位面积的驱动电流 14nm靠远高于22nm的集成度实现的性能提升
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好久不见，早
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1.35倍 终于可以赶上1080ti了吧
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看到gf就不想看了，人家明明用的是tsmc
后藤弘茂有些文章确实不能看，都是自己yy的
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还有位宽的进步
应该比ttxp要强的
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刚下单1080TI就看到这新闻，我想静静。
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多谢树导的翻译
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那是vega20，可能用euv，现在出的vega10和is的都是gf的ArF。
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没有euv
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早点做出来，看看Intel所谓的问题到底是技术问题还是良心问题。。。
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fse图形分破2w 32gbhbm显存秒天秒地
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早啊
确实好久不见
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期待啊，升级的欲望就靠按摩店了
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FEOL就是front end of line,BEOL就是back end of line,这么直白了，翻译成基板工程布线工程干什么？这个line是生产线的意思，完全的大白话。gf的7nm工艺的beol就是直接从14nm工艺拿过来的，还装模作样的分析一番凑字数，日本人也学会互联网经济了嘛？
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功耗下去了也OK
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7nm应该是革命性的一代
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顶一顶苏妈，农企翻身有望呀！！
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前面就有一段翻译为前端/后端了，没发现么。。。
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7nm游戏卡大概啥时候上市呢，打算等这个了 电路 电子 维修 我现在把定影部分拆出来了。想换下滚，因为卡纸。但是我发现灯管挡住了。拆不了。不会拆。论坛里的高手拆解过吗？ 评论 认真看，认真瞧。果然有收 电路 电子 维修 求创维42c08RD电路图 评论 电视的图纸很少见 评论 电视的图纸很少见 评论 创维的图纸你要说 版号，不然无能为力 评论 板号5800-p42ALM-0050 168P-P42CLM-01
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